このリポートは、NSA長官の命を受けて、専門家による委員会メンバーがSFQ回路技術を評価した結果である。SFQ回路技術がPFLOPS注1)規模のHEC用として機が熟しているかどうかを評価し、次のような結論を得ている。

(1) SFQ技術はPFLOPSコンピュータの優れた候補である。

(2) 企業はこの技術を開発するだけの資金力がないので国の投資が必要である。

(3) 2010年までの5年間にSFQに対する国家投資が372～437百万ドル(約435～510億円)あれば、PFLOPS規模システムの設計製作を開始することが十分可能となる。

(4) 様々なリスクは考えられるが、何時までにどのようなマイルストーンをクリヤしてどのようなデモシステムを開発すべきかを、ロードマップで示すことができた。

　ロードマップでは、SFQ技術を用いたHECを実現するためのツールや部品を2010年までに完成させることを目指している。具体的な最終目標は、

(1) 50 GHzで動作する約100万ゲートのSFQマイクロプロセッサの完成

(2) 設計技術の完成

・ SFQ論理セルライブラリを用いた完全なCAD設計技術

・ 超電導エレクトロニクスの知識のないASIC(特定用途向けIC)設計者でも、高性能SFQプロセッサユニットの設計が可能な技術

(3) 高歩留まりで安定に作製することが可能なSFQ作製施設の完成

　これらの結論に至った背景は大きく3つ上げられる。ひとつは、現状の半導体技術の限界が見えてきたことである。次の10年間もシリコンを中心にした半導体技術は進歩を続けるが、それはクロックを高速化するのではなく、並列化を進めることにより演算速度を速めるものである。しかし並列処理できない演算に対しては無力である。もうひとつは、企業の目指すHECの方向と政府が欲する性能とが一致しなくなってきていることである。企業は汎用プロセッサを並列化して高速化する方向を目指し、開発コストを下げようとしている。しかし、国家安全のために必要なHECは並列演算で高速化する手法が使えない場合が多い。あくまで、本質的にクロックの速いプロセッサが必要なのである。三つ目は消費電力の問題である。並列処理によって演算速度を速めようとすると、消費電力が膨大になってしまう。このため低消費電力素子の実現が上可欠である。SFQ素子を用いれば、冷却のための電力を考慮しても消費電力を十分小さく抑えることが出来る。

　さらに、このようなリポートが作られた背景には、SFQ素子に関する日本の急速な進歩がある。表1に示すように、ISTEC/SRLの成果を高く評価している。日本は2002年から始まった経済産業省／NEDOの｢低消費電力型超電導ネットワークデバイスの開発《プロジェクトの中で、ニオブを用いたSFQ素子技術を大きく進展させており、そのことが米国に強い危機感を与えているように思われる。

このリポートの最終結論は次のように締めくくっている。“高速システム開発のドアを開くに十分なデモンストレーションが可能な技術開発を行う素地は整っている。ただし、その技術開発は政府が5年間精力的に投資を行うことによってのみ可能であり、そのような投資がなされなければ上可能である”と。

注1)　PFLOPS：ペタフロップス、1秒間に浮動小数点演算を1015回行う演算速度を表す単位。ちなみに、現在の最高速度のスーパーコンピュータはIBMのBlue Gene/Lで、ピーク性能は0.367 PFLOPSである。

注2)　この記述は誤っているが、委員会メンバーはこのように認識しているようである。

表1　企業におけるデジタルSFQ技術の現状

　(超電導工学研究所：蓮尾　信也)